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    • 专利摘要:
    本發明揭示一種記憶體，該記憶體包含一動態隨機存取記憶體(DRAM)陣列(100)，其具有記憶體單元(101)、耦合至該等記憶體單元之字線(WL(0)、WL(1)、WL(2)、WL(3))及位元線(BL(0)、/BL(0)、BL(1)、/BL(1))；及感測放大器(110)。該記憶體可經組態以執行其中將該DRAM陣列(100)之一字線設定為一主動狀態之一方法。當該字線為主動時，根據耦合至該字線及各自位元線之記憶體單元之間之電荷流動在該等各自位元線上生成信號。連接至該等各自位元線之感測放大器可保持閒置使得該等感測放大器並未將該等信號放大為可儲存信號位準。接著，當再次將該字線設定為該閒置狀態時，耦合至該字線之該等記憶體單元中保留的電荷不充足，使得儲存在耦合至該字線之該等記憶體單元中之資料被抹除。可使用該DRAM陣列之全部或一選定範圍之剩餘數目個字線之各者來重複此等步驟以抹除儲存在全部該DRAM陣列或一選定範圍中之資料。
    公开号:TW201324507A
    申请号:TW101131959
    申请日:2012-08-31
    公开日:2013-06-16
    发明作者:Michael Parris
    申请人:Tessera Inc；
    IPC主号:G11C11-00
    专利说明:
    動態隨機存取記憶體安全抹除
    本申請案之標的係關於動態隨機存取記憶體(「DRAM」)，其等出於該目的通常具體實施為一特定DRAM晶片或在亦可包含大量邏輯電路之另一種晶片內具體實施之一DRAM巨集功能單元。更具體言之，本申請案係關於一種抹除儲存在一DRAM內之資料之方法。
    本申請案主張2011年8月31日申請之韓國申請案第10-2011-0087736號之優先權，該案之內容以引用方式併入本文。
    微電子元件(例如，半導體晶片)係薄的、平坦的元件，其等可併有包含主動半導體裝置(諸如電晶體、二極體等等)及提供電互連之佈線之積體電路。半導體晶片亦可包含或替代地包含被動裝置，諸如電容器、電感器或電阻器。在特定建構中，一微電子元件可包含一或多個半導體晶片，該一或多個半導體晶片在其等之一或多個表面上具有一囊封劑且具有與該一或多個半導體晶片之接觸件電連接之導電元件，該等接觸件曝露於該微電子元件之一表面處。在一些情況中，一微電子元件可為含有一或多個半導體晶片之一扇出型晶圓級微電子單元，在該一或多個半導體晶片中，一囊封劑覆蓋該一或多個半導體晶片之至少若干邊緣，且導電跡線沿該一或多個晶片之一表面延伸並延伸至該囊封劑超出一或多個晶片之一邊緣之一表面上。
    一半導體晶片可具體實施具有一記憶體儲存器陣列及用於將資料寫入該儲存器陣列並讀取儲存在其中的資料之電路之一動態隨機存取記憶體(下文稱為「DRAM晶片」或「DRAM」)。在一典型的習知DRAM之操作中，藉由在每一記憶體單元之一儲存電容器上儲存一高電壓或一低電壓而將資料寫入該儲存器陣列之記憶體單元並自該儲存器陣列之記憶體單元讀取資料。在二進位資料方案中，該高電壓通常表示一儲存的「1」且該低電壓通常表示一儲存的「0」。DRAM係揮發性記憶體，使得只要該DRAM保持通電且按需要的間隔刷新，資料便保持儲存在其中的儲存電容器上。當自該DRAM移除電力時，不再執行刷新且儲存在該等儲存電容器上之電壓位準開始衰減。然而，儲存在該等儲存電容器上之資料並未即刻消失。相反地，該DRAM可能必須在可確認抹除所儲存之資料之前的若干分鐘內保持斷電。
    在諸如桌上型電腦、膝上型電腦或平板電腦及智慧型電話之典型的計算系統中，使用一或多個DRAM晶片以提供為聲音及顯示處理啟用主動系統操作且為(例如)網際網路存取、媒體或音樂存取、文字處理、資料庫存取、展示等諸多他者啟用大量的內建及使用者選擇添加應用程式或「app」之主動系統記憶體。為安全起見，可加密儲存在計算系統中之非揮發性磁碟機或固態記憶體驅動器中之資料。然而，該計算系統之主動操作中使用之資料(儲存在主動系統記憶體中)並未加密。
    由於如上所述般操作DRAM晶片之方式，DRAM晶片中之主動記系統記憶體中之資料甚至在計算系統斷電之後亦可保存若干分鐘。即，即使一膝上型電腦或智慧型電話計算系統斷電且接著無人看管或為其他人所持有(諸如當使用者經歷機場安檢時)，亦存在一風險：偷取該計算系統之一聰明的小偷可存取仍保存在基於計算系統之DRAM的主動系統記憶體中之敏感資料。
    因此，期望快速抹除儲存在DRAM晶片中之資料。此可有助於保護來自一計算系統之主動系統記憶體之資料以免被盜。然而，習知DRAM晶片並未提供快速抹除資料之一可靠方式。當需要抹除資料時，典型的DRAM晶片採用一習知寫入操作以在高電壓或低電壓或一些形式的高電壓及低電壓下覆寫已經儲存在其中的資料。因此，欲執行抹除整個DRAM晶片中之資料可能消耗的時間及資源與寫入資料填充該整個DRAM晶片所消耗的時間資源一樣多。
    抹除DRAM晶片中之資料之方式係在由以下參考提供之描述之中：美國專利第7,751,263號；第7,164,611號；第5,255,223號；第4,873,672號；美國專利公開案第20090016133號；及韓國專利公開案第2009-0105093號。
    根據本發明之一態樣，提供一種用於抹除儲存在一動態隨機存取記憶體(DRAM)陣列中之資料之方法。此方法可包含：將該DRAM陣列之一字線設定為一主動狀態，藉此使電荷根據儲存在耦合至該字線及各自位元線之記憶體單元中之資料在該等記憶體單元之間流動，其中根據耦合至該字線及該等各自位元線之記憶體單元之間之電荷流動在該等各自位元線上生成信號。當連接至該等各自位元線之感測放大器維持在其中該等感測放大器並未將該等信號放大至可儲存信號位準之閒置狀態中時，可將該字線設定為一閒置狀態使得耦合至該字線之記憶體單元中保留的電荷不充足，藉此抹除儲存在耦合至該字線之記憶體單元中之資料。可使用該記憶體陣列之一選定範圍之剩餘數目個字線之各者來重複上述步驟以抹除儲存在該選定範圍中之資料。
    在一實例中，該選定範圍可為整個記憶體陣列以抹除儲存在該整個記憶體陣列中之資料。替代地，該選定範圍可小於該整個記憶體陣列。該選定範圍可為連續，或在一些情況中可為不連續。例如，可抹除儲存在耦合至自一特定位址範圍中之兩個字線或每三個字線或每四個字線中選擇之每一字線之記憶體單元中之資料，同時並未抹除儲存在耦合至位於選定的字線之間之字線之記憶體單元中之資料。在另一實例中，抹除儲存在耦合至自每四個字線中選定之三個字線之記憶體單元中之資料，同時並未抹除儲存在耦合至自一特定位址範圍內之每四個字線中的未選定字線之記憶體單元中之資料。
    在一實例中，將字線設定為一主動狀態之步驟可包含使用一位址計數器選擇字線。在一特定實例中，該位址計數器可為一刷新位址計數器。
    該方法可進一步包含在將字線設定為主動狀態之步驟之前將位元線預充電至一第一電壓位準。在一特定實例中，該第一電壓位準可為介於在耦合至字線之記憶體單元中分別儲存「1」及「0」之一高信號電壓位準與一低信號電壓位準之間之一中間位準。在一特定實例中，可藉由將連接至該等位元線之預充電裝置設定為主動狀態來執行預充電該等位元線之步驟。在此情況中，該方法可進一步包含在將感測放大器維持在閒置狀態中及將選定字線設定返回至閒置狀態期間將連接至該等位元線之預充電裝置維持在閒置狀態中。
    在一特定實例中，資料儲存元件包含電容器。
    本發明之另一態樣提供另一種抹除儲存在一動態隨機存取記憶體(DRAM)陣列中之資料之方法。在此方法中，當將耦合至該DRAM陣列之位元線之預充電裝置維持在其中將該等位元線充電至一或多個預定電壓位準之主動狀態中時，可將該DRAM陣列之一字線設定為一主動狀態，使得無關於儲存在耦合至該字線之記憶體單元中之資料皆朝該一或多個預定電壓位準充電該等記憶體單元中之電壓。當將連接至該等位元線之感測放大器維持在閒置狀態中時，可將該字線設定為一閒置狀態使得該等記憶體單元根據該一或多個預定電壓位準儲存電荷，藉此抹除儲存在該等記憶體單元中之資料。因此，耦合至處於主動狀態中之字線之記憶體單元將根據預充電該等位元線之該一或多個預定電壓位準，而非該等位元線在此操作之前可能已儲存之電壓位準儲存電荷。可使用該記憶體陣列之一選定範圍之剩餘數目個字線之各者重複上述步驟以抹除儲存在該選定範圍中之資料。
    在一實例中，該選定範圍可為整個記憶體陣列以抹除儲存在該整個記憶體陣列中之資料。替代地，該選定範圍可以與上述方式相同之方式小於該整個記憶體陣列。
    在一實例中，將字線設定為一主動狀態之步驟可包含使用一位址計數器選擇字線。在一特定實例中，該位址計數器可為一刷新位址計數器。
    該預定電壓位準可為預充電全部位元線之一單個預定電壓位準。在另一實例中，可將一些位元線預充電至一預定電壓位準，且可將其他位元線預充電至另一預定電壓位準。在一實例中，此方法中使用之一預定電壓位準可對應於一參考電壓位準。該預定電壓位準可為該參考電壓位準(諸如接地)或用於其中提供記憶體之一積體電路中之其他參考電壓位準。在另一實例中，此方法中之一預定電壓位準可為大約等於供應電壓位準與該參考電壓位準之一平均數之一中間位準，或可為對應於該供應電壓位準與該參考電壓位準之一平均數之一中間電壓位準。
    在一特定實例中，資料儲存元件可包含電容器。
    根據本發明之另一態樣，提供一種記憶體，該記憶體包含一動態隨機存取記憶體(DRAM)陣列，該DRAM陣列具有記憶體單元、耦合至該等記憶體單元之字線及位元線；及感測放大器。此方法可包含：將耦合至該DRAM陣列之位元線之預充電裝置維持在主動狀態中，其中該等位元線充電至一或多個預定電壓位準、該DRAM之一字線可設定為一主動狀態，使得無關於儲存在耦合至該字線之記憶體單元中之資料皆朝該一或多個預定電壓位準充電該等記憶體單元中之電壓。當將連接至該等位元線之感測放大器維持在閒置狀態中時，可將字線設定為一閒置狀態使得該等記憶體單元根據該一或多個預定電壓位準儲存電荷，藉此抹除儲存在該等記憶體單元中之資料。因此，耦合至處於主動狀態中之字線之記憶體單元將根據預充電該等位元線之該一或多個預定電壓位準，而非該等位元線在此操作之前可能已儲存之電壓位準儲存電荷。可使用該記憶體陣列之一選定範圍之剩餘數目個字線之各者重複上述步驟以抹除儲存在該選定範圍中之資料。
    在一實例中，該選定範圍可為整個記憶體陣列以抹除儲存在該整個記憶體陣列中之資料。替代地，該選定範圍可以與上述方式相同之方式小於該整個記憶體陣列。
    在一實例中，將字線設定為一主動狀態之步驟可包含使用一位址計數器選擇字線。在一特定實例中，該位址計數器可為一刷新位址計數器。
    該預定電壓位準可為預充電全部位元線之一單個預定電壓位準。在另一實例中，可將一些位元線預充電至一第一預定電壓位準，且可將其他位元線預充電至不同於該第一預定電壓位準之一第二預定電壓位準。在一實例中，此方法中使用之一預定電壓位準可對應於一參考電壓位準。該預定電壓位準可為該參考電壓位準(諸如接地)或用於其中提供記憶體之一積體電路中之其他參考電壓位準。在另一實例中，此方法中之一預定電壓位準可為大約等於供應電壓位準與該參考電壓位準之一平均數之一中間位準，或可為對應於該供應電壓位準與該參考電壓位準之一平均數之一中間電壓位準。
    在一特定實例中，資料儲存元件可包含電容器。
    根據本發明之一態樣之一系統可包含一晶片(例如，併有如上文陳述之根據本發明之一態樣之一記憶體之一半導體晶片)及電連接至該晶片之一或多個其他電子組件。此系統可進一步包含一外殼，其中該晶片及該等其他電子組件安裝至該外殼。
    圖1圖解說明包含一動態隨機存取記憶體(「DRAM」)記憶體陣列100之一典型的記憶體102之結構。該記憶體通常在一半導體晶片中具體實施為具有提供一DRAM儲存器陣列之主導功能之一(「DRAM晶片」。替代地，該記憶體可為一DRAM巨集、在亦包含諸如相同半導體晶片上併有之邏輯電路之其他功能電路之一晶片中具體實施之一功能單元。在圖1中所示之實例中，該DRAM陣列100之一記憶體單元101可包含一電晶體102及一資料儲存元件104。該電晶體可為一金氧半導體場效電晶體(「MOSFET」)，通常係(例如)一n型MOSFET或(「NFET」)。該資料儲存元件104通常係具有連接至該NFET之源極之一第一板或「單元節點」及在該晶片之一參考位準或接地Vss下之一第二板之一電容器。
    該DRAM陣列具有在跨該陣列之一第一方向上延伸之位元線BL(0)、/BL(0)、BL(1)、/BL(1)。該等位元線在電極(即，該等記憶體單元之NFET電晶體之汲極)(該等電極與電容器104可連接之源極之電極相反)處連接至該等記憶體單元之NFET電晶體。字線WL(0)、WL(1)、WL(2)及WL(3)在橫向於該第一方向之一第二方向上延伸。在如圖1中所示之DRAM陣列100中，通常一次僅啟動一字線。當啟動一字線(諸如WL(0))時，記憶體單元101中耦合至此字線WL(0)之電晶體102導通，容許電荷在資料儲存元件與各自記憶體單元之電晶體連接之各自位元線之間流動。
    圖1進一步展示用於執行讀取、寫入及刷新操作之DRAM之額外電路，額外電路係感測放大器(「SA鎖存器」)110及預充電裝置112及等化裝置113(統稱為「預充電」裝置)。該等感測放大器可用以在一供應電壓位準Vcc及諸如接地之一參考電壓Vss下，將位元線上之小的擺動信號放大為軌至軌(rail-to-rail)信號以將自DRAM輸出或輸入至DRAM之資料表示為「1」及「0」。在一實例中，該等感測放大器可將具有小於100毫伏特之一信號擺動之信號放大為在一參考電壓位準Vss或在0.0 V下之接地與一供應電壓位準1.0 V之間擺動之信號。
    該等預充電裝置112耦合至一預充電供應電壓BLREF且耦合至位元線。當該等預充電裝置為主動時，其等將該等位元線充電至該預定電壓位準BLREF。當該等預充電裝置為閒置時，其等斷開，自該等位元線切斷該BLREF電壓位準。
    圖2中描繪用作對下列描述之一參考之一DRAM之一操作實例。本文並未對被視為習知操作之此操作有所權利主張，而僅描述此操作以更好地展示本發明與被視為習知操作之此操作之間的區別。
    圖2係展示讀取、刷新或恢復耦合至記憶體陣列之一字線之記憶體單元中之資料之一操作期間包含資料信號及控制信號及一參考電壓(BLREF)之各種信號之狀態之一時序圖。在該時序圖中，來自每一圖上之圖式的左邊緣之每一位置對應於在時間上與來自每一其他圖上的左邊緣之相同位置相同之點。因此，該圖式上貫穿自該圖式之頂部處之BL、/BL圖至底部處之BLREF之全部信號之一垂直線表示在時間上與全部該等圖相同之點。
    參考圖1及圖2，在習知操作中，藉由一PRE控制信號將預充電裝置112設定為主動狀態以將連接至該等預充電裝置之位元線預充電至一位元線參考(BLREF)電壓位準。在預充電該等位元線之後，撤銷啟動該等預充電裝置，即，設定為閒置狀態。在一實例中，該BLREF電壓位準可為如圖2中所示的Vcc/2，其可為該供應電壓位準(Vcc)與該參考位準或接地(Vss)之間之一中間位準。在一實例中，Vcc/2可精確地為該參考位準Vss與Vcc之間的一半。
    接著，如WL電壓升高至Vpp所示，在238處啟動字線，即，將字線切換至一主動狀態。該電壓位準Vpp通常高於用於將一「1」儲存在一電晶體之一記憶體單元中之電壓位準Vcc。一較高的電壓位準Vpp有助於在餘裕空間充足的情況下導通電晶體102，使得在正常讀取、寫入及刷新操作期間，該Vcc電壓位準可傳遞至記憶體單元之資料儲存元件(例如，儲存電容器)。一旦啟動字線，該等電晶體102即導通，從而容許電荷在資料儲存元件104與該等電晶體102連接之各自位元線之間流動。通常，此電荷流動導致在透過對應的電晶體連接至記憶體單元之一位元線上生成一信號。在圖2中，該圖在210處圖解說明針對儲存在記憶體單元中之「1」生成一信號。具體言之，觀察到一小的擺動210：該位元線上之電壓位準自原始BLREF位準(在此情況中為Vcc/2)上升。相反地，當在記憶體單元中儲存一「0」時，如212處所示，該小的信號擺動在該BLREF以下，即Vcc/2以下。
    一旦在位元線上生成該信號，在220處即藉由將信號SENSE及/SENSE轉變為相反位準來啟動耦合至該位元線之感測放大器。當啟動時，該感測放大器將耦合至該感測放大器之位元線上之信號放大為各自供應電壓位準(Vcc)或參考位準或接地(Vss)之任一位準。接著可再次將此信號儲存在記憶體單元中，或以其他方式轉移至DRAM之一資料輸入輸出匯流排。如圖1中230處所示，該感測放大器將位元線BL及/BL上之信號位準放大為Vcc及Vss。一旦該等位元線上之信號放大為Vcc及Vss，其等即可在記憶體單元中恢復以供稍晚時間的再次存取。如240處所示，撤銷啟動字線且接著隨後在250處撤銷啟動該感測放大器。最後，在260處，PRE再次變得主動以預充電該等位元線以供接下來的讀取、刷新或恢復操作或對該DRAM陣列之一寫入操作之用。因此，一旦該等預充電裝置112再次主動，該等位元線上之電壓即在270處返回至Vcc/2。然而，如280處標記為「CN」之虛線所示，當該記憶體單元中儲存一「1」時，儲存在該記憶體單元中之電壓可為Vcc。替代地，如282處所示，當儲存一「0」時，該記憶體單元中所儲存之電壓可為Vss。
    應瞭解，藉由連接至耦合至DRAM陣列中之相同字線上之記憶體單元之位元線之複數個感測放大器之各者同時對該等位元線上之信號執行放大。因此，可同時讀取、刷新或恢復相同字線上之記憶體單元中之資料。
    圖3圖解說明根據抹除儲存在根據本發明之一第一實施例之一動態隨機存取記憶體中之資料之一方法之操作。在此實施例中，在用於抹除所儲存資料之一特殊操作模式中，字線之啟動及提供給記憶體之控制信號PRE與關於圖2之描述相同。然而，提供給該等感測放大器之控制信號SENSE及/SENSE停用，使得該等感測放大器110(圖1)在其中字線為主動之間隔期間保持閒置。
    因此如圖3中所示，當在時間316處啟動字線(WL)時，該等感測放大器閒置且在該字線主動之時間內保持閒置。如上所述，電荷可在該位元線與耦合至該位元線之記憶體單元之間流動，繼而如310處所示可導致針對記憶體單元中之一所儲存的「1」在該位元線上生成一信號。替代地，如312處所示，可生成對應於該記憶體單元中之一所儲存的「0」之一信號。
    然而，因為該感測放大器在該字線為主動之時間內閒置，所以該感測放大器並未將其上的信號放大至一可儲存信號位準。此外，因為當該字線為主動時儲存在記憶體單元中極性為「1」或「0」之電荷流至該位元線上，所以該記憶體單元中保留的電荷不足以可靠地表示一資料位元。因此，當該字線再次變得閒置時，該記憶體單元中保留之電荷不再足以表示一「1」或一「0」，且已抹除儲存在該記憶體單元中之資料位元。
    可使用一記憶體(DRAM)陣列之一字線執行圖3中表示之方法，以抹除儲存在耦合至此字線之記憶體單元中之資料，且可接著關於該記憶體陣列之另一字線重複該方法，以抹除儲存在耦合至另一字線之記憶體單元中之資料。繼而可使用該記憶體陣列之一選定範圍(例如，一列位址範圍)之剩餘數目個字線之各者重複此方法，以抹除該記憶體陣列之選定範圍內之資料。在一實例中，該選定範圍可為整個記憶體陣列，使得在該情況中，該方法抹除儲存在該整個記憶體陣列中之資料，即，抹除儲存在該記憶體陣列之全部記憶體單元中之全部資料。替代地，小於該整個記憶體陣列且包括任何數目個字線之記憶體陣列之一範圍可經選擇，使得該方法可用以僅抹除儲存在該記憶體陣列之選定範圍中之資料。在特定實例中，該選定範圍大於幾個字線，例如涵蓋若干字線(例如，該記憶體陣列之7、8、10、20、43、56、64、100或128個字線)但小於對應於該整個記憶體陣列之容量之操作字線之總數目之一範圍。因此，該選定範圍將包含僅一子組操作字線，使得僅選擇具有小於DRAM陣列之整個容量之DRAM陣列之一部分，且對應於該DRAM陣列之未選擇的操作字線之相同DRAM陣列之另一部分仍未被選擇。在此情況中，「操作」字線係當前可用於將資料儲存於耦合至字線之記憶體單元中之該等字線。操作字線並不包含當前用於其他目的之字線，諸如當需要替換DRAM陣列之操作字線時僅僅可用作冗餘替換字線，或在另一實例中，用於監視跨該DRAM陣列之延遲之字線。該選定範圍可包括在一情況中數目為2的級數之若干字線或在另一情況中數目並未為2的級數之若干字線。
    在一特定實施例中，在一些情況中可為如下文關於圖6所述之一刷新位址計數器630之一位址計數器可用以選擇將應用該抹除方法之每一字線。在此情況中，該位址計數器可透過一系列的列位址自一選定列位址範圍之一開始列位址循環至該選定列位址範圍之最後一列位址。接著提供列位址620作為該位址計數器630對一或多個列解碼器615之輸出，該一或多個列解碼器615接著選擇並驅動對應於當前列位址之DRAM陣列之一選定字線。通常，該位址計數器透過開始於該開始列位址之一系列連續列位址而循環，直到該位址計數器到達該選定列位址範圍之最後列位址。以此方式，可抹除該DRAM陣列之一選定範圍。
    在一特定實施例中，可使用並未構成該記憶體陣列之一連續範圍之字線執行該方法。例如，該記憶體陣列之每兩個字線中之一者或該記憶體陣列之每三個字線中之一者可經選擇以執行該方法，以抹除儲存在耦合至該等選定字線之記憶體單元中之資料，且並未抹除儲存在耦合至未選定字線之記憶體單元中之資料。在另一實例中，可使用每幾個字線中之一字線而非每兩個或每三個字線中之一者來執行此方法。當資料經組織在主動系統記憶體中使得儲存在耦合至每兩個、三個或一些其他數目個字線中之一者之記憶體單元中之資料之部分抹除使剩餘儲存的資料不可使用時，執行該方法之此方式可改良抹除程序之速度。
    圖4圖解說明根據本發明之一進一步實施例之操作。在此實施例中，與圖3一樣，感測放大器在其中字線為主動之時間週期期間保持閒置。然而，如460處所示，該PRE控制信號亦在該字線為主動之間隔462內保持為高，以將位元線BL及/BL之各者上之電壓位準設定為一預定電壓位準BLREF(諸如Vcc/2)。因此，耦合至該字線之記憶體單元根據該預定電壓位準(例如，Vcc/2)而非先前儲存在其中之資料儲存電荷。以此方式，先前儲存在該等記憶體單元中之資料已抹除。上文關於圖3及圖6描述之技術亦可應用於此處以抹除儲存在整個DRAM陣列中之資料或僅抹除該DRAM陣列之一選定範圍中之資料。
    圖5圖解說明根據上文關於圖4描述之實施例之一變動之操作。如在圖4實施例中，該PRE控制信號在其中該字線為主動之間隔內保持為高。然而，在此變動中位元線BL及/BL被設定為一參考電壓位準或接地(Vss)而非Vcc/2。可藉由根據一控制信號(未展示)改變供應給該等預充電裝置112之BLREF位準達成此操作。例如，當執行抹除操作時可將BLREF設定為諸如Vss之一不同位準570。以此方式，接著該等位元線BL及/BL各自保持在諸如Vss之一預定電壓位準BLREF，且耦合至該字線之記憶體單元根據該預定電壓位準(例如，Vss)儲存電荷，因此在該預定電壓位準下寫入該等記憶體單元。因此，當將BLREF設定為一參考電壓位準(例如，表示一「0」之接地Vss)時，該抹除操作將「0」儲存在耦合至該字線之記憶體單元中。
    如圖5中進一步描繪，在如上文關於圖1及圖2中描述之正常操作期間(其中記憶體執行正常讀取、寫入及刷新操作)，BLREF可為諸如介於該供應電壓位準與該參考位準之間之Vcc/2之一位準572。例如，位準572可為該供應電壓位準Vcc與諸如接地之一參考位準Vss之間的一半。接著，當將該記憶體設定為用於如上文關於圖5描述般抹除先前儲存之資料之一特殊模式時，可將BLREF設定為特殊位準570，諸如一參考電壓位準或接地(Vss)。圖5在574處進一步描繪BLREF改變回到中間位準Vcc/2供正常操作之用。上文關於圖3及圖6描述之技術亦可應用於此處以抹除儲存在整個DRAM陣列中之資料或僅抹除該DRAM陣列之一選定範圍中之資料。
    在上述操作之另一變動中，BLREF位準可經切換以在正常操作期間設定為該中間位準Vcc/2，且當該記憶體被設定為抹除所儲存之資料之特殊模式時可設定為一供應電壓位準或諸如Vcc之另一邏輯位準。
    在圖5中所示之操作之一進一步實例中，在一特定實施例中，可視需要將字線電壓WL僅提高至電源電壓位準Vcc而非提高至如上文關於圖2描述之較高的電源電壓位準Vpp。在此情況中，將該字線電壓WL提高至該電壓位準Vcc可足以導通記憶體單元電晶體(例如，圖2中之電晶體102)以容許該電壓位準Vss傳遞至資料儲存元件，例如儲存電容器104。
    圖6描繪諸如可具體實施於一單個半導體晶片或一半導體晶片之一部分中之一記憶體600。該記憶體包含具有列解碼器之至少一動態隨機存取記憶體陣列610及經組態以在對應於列位址信號620之位置處將該陣列之特定字線設定為主動狀態之字線驅動器電路(「列解碼器」615)。如圖6中所示，可自一位址計數器(例如，一或多個刷新位址計數器630或「刷新計數器」)接收該等列位址信號620。感測放大器640包含上文關於圖1描述之感測放大器鎖存器110(「SA鎖存器」)以及相關聯之預充電裝置112及等化裝置113。
    可使用如下的控制邏輯實施根據上文關於圖3、圖4及圖5描述之本發明之實施例之方法。邏輯區塊「感測及預充電控制」650可用以改變該等感測放大器鎖存器、預充電裝置之操作，並改變在正常及特殊操作模式期間供應給該等感測放大器鎖存器、預充電裝置之位元線參考電壓BLREF。因此，當區塊650為主動時，可如上文關於圖3、圖4或圖5之一者描述般執行一抹除方法。當區塊650並非為主動時，可對該DRAM陣列610執行正常的讀取、寫入及刷新操作。
    一抹除控制區塊660可控制該感測及預充電控制區塊650何時為主動，以控制該記憶體何時進入及退出用於抹除所儲存之資料之特殊操作模式。在一特定實施方案中，該抹除控制區塊可在自通電重設(「POR」)邏輯670接收一信號之後進入該特殊操作模式，從而導致該記憶體經歷一通電重設，在此情況中可導致如上文關於圖3、圖4或圖5描述般執行一抹除方法。
    替代地，使用來自該記憶體600外部之一系統之一部分之一或多個信號，該POR邏輯可偵測其中裝配該記憶體之系統正經歷通電重設，且接著導致如上文關於圖3、圖4或圖5描述般執行一抹除方法。該抹除控制區塊亦可在偵測到其中裝配該記憶體之系統斷開或正進入諸如睡眠模式或休眠模式之靜止狀態後，即將該記憶體設定為該特殊抹除模式。以該方式，將該系統設定為該睡眠模式或休眠模式導致DRAM晶片自動地如上文關於圖3、圖4或圖5描述般執行一抹除方法。
    該抹除控制區塊可進一步自一DLL區塊680接收一信號以在發生一或多個其他狀況後，即將該記憶體置於該特殊抹除模式中，且接著導致如上文關於圖3、圖4或圖5描述般執行一抹除方法。
    該記憶體600可被併入一系統(諸如一電腦(諸如一桌上型電腦、膝上型電腦或平板計算系統、智慧型手機或其他電子裝置))中，其中來自該記憶體600外部之系統之一部分之一信號可輸入至該記憶體以控制該記憶體何時進入或退出用於抹除所儲存之資料之特殊操作模式。
    僅僅藉由實例方式且不限於上文論述之實例，下列晶片組合可包含於微電子封裝或較高階總成中，該等微電子封裝或較高階總成包含具有如上文論述之特徵之一DRAM晶片：(i)一處理器及與該處理器一起使用之記憶體；(ii)相同類型的複數個記憶體晶片；(iii)不同類型的複數個記憶體晶片，諸如DRAM及SRAM；(iv)一影像感測器及用以處理來自該感測器之影像之一影像處理器；(v)一特定應用積體電路(「ASIC」)及記憶體。上文論述之結構可使用於不同電子系統之建構中。例如，根據本發明之一進一步實施例之一系統700包含如上文結合其他電子組件708及710描述之一新穎的DRAM晶片706。在所描繪之實例中，組件708係一半導體晶片，而組件710係一顯示器螢幕，但是亦可使用任何其他組件。當然，雖然為清楚圖解之故，圖7中僅描繪兩個額外組件，但是該系統可包含任何數目個此等組件。該DRAM晶片706可為(例如)根據圖6之一DRAM晶片，其可經組態以根據上文結合圖3、圖4或圖5之任一圖論述之一方法而操作。在一進一步變體中，可使用兩個或兩個以上的DRAM晶片，且可提供經組態以根據上文論述之方法之一個以上的方法操作之DRAM晶片，或可提供經組態以根據各自DRAM晶片中之上文論述之方法之一或多者操作之DRAM晶片之一組合。DRAM晶片706及組件708及710安裝在以虛線示意地描繪之一共同外殼701中，且按需要彼此電互連以形成所要電路。在所示之例示性系統中，該系統包含諸如一撓性印刷電路板(panel)或電路板(board)之一電路板702，且該電路板包含使該等組件彼此互連之數個導體707，圖7中僅描述該數個導體707中之一個導體。然而，此僅僅係例示性；可使用用於製造電連接件之任何適當結構。該外殼701被描繪為可用於(例如)一蜂巢式電話、平板計算系統、電子閱讀器或個人數位助理之類型的一可攜式外殼，且螢幕710曝露於該外殼之表面處。若DRAM晶片706封裝或安裝在亦併有諸如一成像晶片(未展示)之一感光元件之外殼701中，則亦可提供使光投放至該成像晶片之一透鏡711或其他光學裝置。再者，圖7中所示之簡化系統僅僅係例示性；可使用上述結構製造包含通常視為固定結構(諸如桌上型電腦、路由器等等)之系統之其他系統。
    雖然本文已參考特定實施例描述本發明，但是應瞭解此等實施例僅僅係圖解說明本發明之原理及應用。因此應瞭解可對闡釋性實施例作出數種修改，且可在不脫離如藉由隨附申請專利範圍定義之本發明之精神及範疇之情況下設計其他配置。
    100‧‧‧動態隨機存取記憶體陣列
    101‧‧‧記憶體單元
    102‧‧‧記憶體/電晶體
    104‧‧‧資料儲存元件/儲存電容器
    110‧‧‧感測放大器
    112‧‧‧預充電裝置
    113‧‧‧等化裝置
    210‧‧‧擺動/位準
    212‧‧‧擺動/位準
    230‧‧‧位準
    238‧‧‧位準
    240‧‧‧位準
    250‧‧‧位準
    260‧‧‧位準
    270‧‧‧位準
    280‧‧‧位準
    282‧‧‧位準
    310‧‧‧位準
    312‧‧‧位準
    316‧‧‧位準
    460‧‧‧位準
    462‧‧‧間隔
    570‧‧‧位準
    572‧‧‧位準
    574‧‧‧位準
    600‧‧‧記憶體
    610‧‧‧動態隨機存取記憶體陣列
    615‧‧‧列解碼器
    620‧‧‧列位址信號/列位址
    630‧‧‧刷新位址計數器
    640‧‧‧感測放大器
    650‧‧‧感測及預充電控制/區塊
    660‧‧‧抹除控制區塊
    670‧‧‧通電重設邏輯
    680‧‧‧DLL區塊
    700‧‧‧系統
    701‧‧‧外殼
    702‧‧‧電路板
    704‧‧‧導體
    706‧‧‧動態隨機存取記憶體晶片
    707‧‧‧導體
    708‧‧‧電子組件
    710‧‧‧電子組件/螢幕
    711‧‧‧透鏡
    圖1係圖解說明根據本發明之一實施例之一動態隨機存取記憶體(「DRAM」)之一電路組織之一示意方塊及電路圖。
    圖2係圖解說明一DRAM之習知操作之一時序圖。
    圖3係圖解說明根據本發明之一實施例之一抹除資料方法中之一DRAM之操作之一時序圖。
    圖4係圖解說明根據本發明之一實施例之一抹除資料方法中之一DRAM之操作之一時序圖。
    圖5係圖解說明根據本發明之一實施例之一抹除資料方法中之一DRAM之操作之一時序圖。
    圖6係圖解說明根據本發明之一實施例之一DRAM晶片之一功能組織或一晶片之DRAM巨集功能單元之一方塊圖。
    圖7圖解說明根據本發明之一實施例之一系統之組織，該系統可併有一DRAM晶片或包含一DRAM巨集之晶片。
    600‧‧‧記憶體
    610‧‧‧動態隨機存取記憶體記憶體陣列
    615‧‧‧列解碼器
    620‧‧‧列位址信號/列位址
    630‧‧‧刷新位址計數器
    640‧‧‧感測放大器
    650‧‧‧感測及預充電控制/區塊
    660‧‧‧抹除控制區塊
    670‧‧‧通電重設邏輯
    680‧‧‧DLL區塊
    权利要求:
    Claims (25)
    [1] 一種抹除儲存在一動態隨機存取記憶體(DRAM)陣列中之資料之方法，其包括：(a)將該DRAM陣列之一字線設定為一主動狀態，藉此使電荷根據儲存在耦合至該字線及各自位元線之記憶體單元中之該資料在該等記憶體單元之間流動，其中根據耦合至該字線及該等各自位元線之該等記憶體單元之間之電荷流動在該等各自位元線上生成信號；(b)當連接至該等各自位元線之預充電裝置及感測放大器維持在其中該等感測放大器並未將該等信號放大至可儲存信號位準之閒置狀態中時，將該字線設定為一閒置狀態使得耦合至該字線之該等記憶體單元中保留的電荷不充足，藉此抹除儲存在耦合至該字線之該等記憶體單元中之該資料；及(c)使用該記憶體陣列之一選定範圍之剩餘數目個字線之各者來重複步驟(a)及(b)以抹除儲存在該選定範圍中之該資料。
    [2] 如請求項1之方法，其中步驟(c)中之該選定範圍係整個記憶體陣列，以抹除儲存在該整個記憶體陣列中之該資料。
    [3] 如請求項1之方法，其中步驟(c)中之該選定範圍小於該整個記憶體陣列。
    [4] 如請求項1之方法，其中步驟(a)包含使用一位址計數器選擇該字線。
    [5] 如請求項4之方法，其中該位址計數器係一刷新位址計數器。
    [6] 如請求項1之方法，其進一步包括在步驟(a)之前使用該等預充電裝置將該等位元線預充電至至少一電壓位準。
    [7] 如請求項6之方法，其中該至少一電壓位準係介於該DRAM經組態以分別將「1」及「0」儲存在耦合至每一字線之該等記憶體單元之一高信號電壓位準與一低信號電壓位準之間之一中間位準。
    [8] 如請求項7之方法，其中藉由將該等預充電裝置設定為主動狀態而執行該預充電該等位元線之該步驟。
    [9] 如請求項1之方法，其中該等資料儲存元件包含電容器。
    [10] 一種抹除儲存在一動態隨機存取記憶體(DRAM)陣列中之資料之方法，其包括：(a)當耦合至該DRAM陣列之位元線之預充電裝置維持在其中該等位元線維持在大約等於該等位元線之第一操作電壓位準與第二操作電壓位準(其等分別為一供應電壓位準及一參考電壓位準)之一平均數之一中間電壓位準之主動狀態中時，將該DRAM陣列之一字線設定為一主動狀態，使得無關於儲存在耦合至該字線之記憶體單元中之該資料皆朝該中間電壓位準充電該等記憶體單元中之電壓；(b)當連接至該等位元線之感測放大器維持在閒置狀態中時，將該字線設定為一閒置狀態使得該等記憶體單元根據該中間電壓位準儲存電荷，藉此抹除儲存在該等記憶體單元中之該資料；及(c)使用該記憶體陣列之一選定範圍之剩餘數目個字線之各者來重複步驟(a)及(b)以抹除儲存在該選定範圍中之該資料。
    [11] 如請求項10之方法，其中步驟(c)中之該選定範圍係整個記憶體陣列，以抹除儲存在該整個記憶體陣列中之該資料。
    [12] 如請求項10之方法，其中步驟(c)中之該選定範圍小於該整個記憶體陣列。
    [13] 如請求項10之方法，其中步驟(a)包含使用一位址計數器選擇該字線。
    [14] 如請求項13之方法，其中該位址計數器係一刷新位址計數器。
    [15] 如請求項10之方法，其中該一或多個預定電壓位準係一供應電壓位準。
    [16] 一種包含一動態隨機存取記憶體(DRAM)陣列之記憶體，其包括：一DRAM陣列，其具有記憶體單元、耦合至該等記憶體單元之字線及位元線；預充電裝置，其等耦合至該等位元線；及感測放大器，其等耦合至該等位元線；該記憶體經組態以執行一操作方法，該方法包含：(a)將該DRAM陣列之一字線設定為一主動狀態，藉此使電荷根據儲存在耦合至該字線及各自位元線之記憶體單元中之資料在該等記憶體單元之間流動，其中根據耦合至該字線及該等各自位元線之該等記憶體單元之間之電荷流動在該等各自位元線上生成信號；(b)當連接至該等各自位元線之該等預充電裝置及該等感測放大器維持在其中該等感測放大器並未將該等信號放大至可儲存信號位準之閒置狀態中時，將該字線設定為一閒置狀態使得耦合至該字線之該等記憶體單元中保留的電荷不充足，藉此抹除儲存在耦合至該字線之該等記憶體單元中之該資料；及(c)使用該記憶體陣列之一選定範圍之剩餘數目個字線之各者來重複步驟(a)及(b)以抹除儲存在該選定範圍中之該資料。
    [17] 如請求項16之記憶體，其中步驟(c)中之該選定範圍係整個DRAM陣列，以抹除儲存在該整個DRAM陣列中之該資料。
    [18] 如請求項16之記憶體，其中步驟(c)中之該選定範圍小於該整個DRAM陣列。
    [19] 如請求項16之記憶體，其中步驟(a)包含使用該記憶體之一位址計數器選擇該字線。
    [20] 如請求項19之記憶體，其中該記憶體包含一刷新位址計數器，且該位址計數器係該刷新位址計數器。
    [21] 一種系統，其包括具體實施根據請求項16之一記憶體之一晶片及電連接至該晶片之一或多個其他電子組件。
    [22] 如請求項21之系統，其進一步包括一外殼，該晶片及該等其他電子組件安裝至該外殼。
    [23] 一種包含一動態隨機存取記憶體(DRAM)陣列之記憶體，其包括：一DRAM陣列，其具有記憶體單元及耦合至該等記憶體單元之字線及位元線；感測放大器，其等耦合至該等位元線；及預充電裝置，其等耦合至該等位元線，該等預充電裝置經組態以將該等位元線預充電至大約等於該等位元線之第一操作電壓與第二操作電壓(其等分別為一供應電壓位準及一參考位準)之一平均數之一預定電壓位準，該記憶體經組態以執行一操作方法，該方法包含：(a)當將該等預充電裝置維持在其中該等位元線維持在該預定電壓位準下之主動狀態中時，將該DRAM陣列之一字線設定為一主動狀態，使得無關於儲存在耦合至該字線之記憶體單元中之該資料皆朝該預定電壓位準充電該等記憶體單元中之電壓；(b)當連接至該等位元線之感測放大器維持在閒置狀態中時，將該字線設定為一閒置狀態使得該等記憶體單元根據該預定電壓位準儲存電荷，藉此抹除儲存在該等記憶體單元中之該資料；及(c)使用該記憶體陣列之一選定範圍之剩餘數目個字線之各者來重複步驟(a)及(b)以抹除儲存在該選定範圍中之該資料。
    [24] 一種系統，其包括一晶片，其併有具體實施根據請求項23之一記憶體之一晶片及電連接至該晶片之一或多個其他電子組件。
    [25] 如請求項24之系統，其進一步包括一外殼，該晶片及該等其他電子組件安裝至該外殼。
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    JP2569010B2|1986-05-21|1997-01-08|株式会社日立製作所|半導体メモリ|
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    US6043562A|1996-01-26|2000-03-28|Micron Technology, Inc.|Digit line architecture for dynamic memory|
    TW408332B|1997-07-29|2000-10-11|Toshiba Corp|Semiconductor memory and method for controlling programming the same|
    EP0947994A3|1998-03-30|2004-02-18|Siemens Aktiengesellschaft|Reduced signal test for dynamic random access memory|
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    US6957158B1|2002-12-23|2005-10-18|Power Measurement Ltd.|High density random access memory in an intelligent electric device|
    US20050283566A1|2003-09-29|2005-12-22|Rockwell Automation Technologies, Inc.|Self testing and securing ram system and method|
    US7164611B2|2004-10-26|2007-01-16|Micron Technology, Inc.|Data retention kill function|
    US7215565B2|2005-01-04|2007-05-08|Thin Film Electronics Asa|Method for operating a passive matrix-addressable ferroelectric or electret memory device|
    JP4728726B2|2005-07-25|2011-07-20|株式会社東芝|半導体記憶装置|
    JP5007722B2|2006-03-28|2012-08-22|富士通セミコンダクター株式会社|半導体メモリおよびシステム|
    US7945792B2|2007-10-17|2011-05-17|Spansion Llc|Tamper reactive memory device to secure data from tamper attacks|
    US8638931B2|2007-10-30|2014-01-28|Spansion Llc|Signal descrambling detector|
    US7787295B2|2007-11-14|2010-08-31|Jonker Llc|Integrated circuit embedded with non-volatile multiple-time programmable memory having variable coupling|
    US7827359B2|2007-12-14|2010-11-02|Spansion Llc|Clock encoded pre-fetch to access memory data in clustering network environment|
    CN101494083B|2008-01-21|2011-08-31|南亚科技股份有限公司|随机存取存储器及其执行资料重置方法|
    KR101003493B1|2008-04-01|2010-12-30|주식회사 하이닉스반도체|비트라인 센스앰프 및 이를 이용한 비트라인 센싱 방법|
    US7933139B2|2009-05-15|2011-04-26|Macronix International Co., Ltd.|One-transistor, one-resistor, one-capacitor phase change memory|
    US8559232B2|2010-05-03|2013-10-15|Aplus Flash Technology, Inc.|DRAM-like NVM memory array and sense amplifier design for high temperature and high endurance operation|
    KR101155451B1|2011-08-31|2012-06-15|테세라, 인코포레이티드|Ｄｒａｍ 보안 소거|
    KR102083490B1|2012-08-08|2020-03-03|삼성전자 주식회사|비휘발성 메모리 장치, 이를 포함하는 메모리 시스템 및 비휘발성 메모리 장치의 커맨드 실행 제어 방법|
    US9576616B2|2012-10-10|2017-02-21|Crossbar, Inc.|Non-volatile memory with overwrite capability and low write amplification|
    KR20140107948A|2013-02-28|2014-09-05|에스케이하이닉스 주식회사|반도체 장치 및 이를 포함하는 프로세서와 시스템|
    KR20150021376A|2013-08-20|2015-03-02|에스케이하이닉스 주식회사|전자 장치|
    KR20150040477A|2013-10-07|2015-04-15|에스케이하이닉스 주식회사|반도체 메모리를 포함하는 전자 장치 및 이의 동작 방법|US10026720B2|2015-05-20|2018-07-17|Broadpak Corporation|Semiconductor structure and a method of making thereof|
    KR101155451B1|2011-08-31|2012-06-15|테세라, 인코포레이티드|Ｄｒａｍ 보안 소거|
    US9116781B2|2011-10-17|2015-08-25|Rambus Inc.|Memory controller and memory device command protocol|
    JP6095330B2|2012-11-13|2017-03-15|キヤノン株式会社|情報処理装置及びその制御方法、プログラム|
    US9972375B2|2016-04-15|2018-05-15|Via Alliance Semiconductor Co., Ltd.|Sanitize-aware DRAM controller|
    KR101951471B1|2017-01-11|2019-02-22|연세대학교 원주산학협력단|실란올 말단기 함유 폴리디메틸실록산을 포함하는 마이크로캡슐형 자기치유 코팅액|
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    法律状态:
    优先权:
    申请号 | 申请日 | 专利标题
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